Telugu Engineering
Telugu Engineering
  • 511
  • 4 493 879
Parallel Block Statements - Example with Fork-Join || Verilog lectures in Telugu - 34
Parallel Blocks in Verilog.
Переглядів: 610

Відео

Initial Block Example || Verilog lectures in Telugu - 333:28Initial Block Example || Verilog lectures in Telugu - 33
Initial Block Example || Verilog lectures in Telugu - 33
Переглядів 2106 місяців тому
Example of Initial Block.
Initial Block || Verilog lectures in Telugu - 323:40Initial Block || Verilog lectures in Telugu - 32
Initial Block || Verilog lectures in Telugu - 32
Переглядів 2096 місяців тому
Initial is one of the procedural block in verilog.
4-bit Left Shift Register - sequential design || Verilog lectures in Telugu - 313:374-bit Left Shift Register - sequential design || Verilog lectures in Telugu - 31
4-bit Left Shift Register - sequential design || Verilog lectures in Telugu - 31
Переглядів 2096 місяців тому
Sequential Design Models
4:16 Decoder - sequential design || Verilog lectures in Telugu - 302:554:16 Decoder - sequential design || Verilog lectures in Telugu - 30
4:16 Decoder - sequential design || Verilog lectures in Telugu - 30
Переглядів 2146 місяців тому
Sequential Design models.
4:16 Decoder - combinational design || Verilog lectures in Telugu - 293:044:16 Decoder - combinational design || Verilog lectures in Telugu - 29
4:16 Decoder - combinational design || Verilog lectures in Telugu - 29
Переглядів 1956 місяців тому
4:16 Decoder
1:4 Demultiplexer - combinational design || Verilog lectures in Telugu - 273:041:4 Demultiplexer - combinational design || Verilog lectures in Telugu - 27
1:4 Demultiplexer - combinational design || Verilog lectures in Telugu - 27
Переглядів 1726 місяців тому
1:4 Demutliplexer
Combinational Design - Full Adder || Verilog lectures in Telugu - 274:04Combinational Design - Full Adder || Verilog lectures in Telugu - 27
Combinational Design - Full Adder || Verilog lectures in Telugu - 27
Переглядів 1596 місяців тому
2:1 MUX is a Combinational design. This video explains about it's design in verilog.
Combinational Design - Full Adder || Verilog lectures in Telugu - 254:36Combinational Design - Full Adder || Verilog lectures in Telugu - 25
Combinational Design - Full Adder || Verilog lectures in Telugu - 25
Переглядів 1576 місяців тому
Full Adder Design in Verilog.
Combinational Design - Half Adder || Verilog lectures in Telugu - 254:53Combinational Design - Half Adder || Verilog lectures in Telugu - 25
Combinational Design - Half Adder || Verilog lectures in Telugu - 25
Переглядів 2296 місяців тому
Example of Combinational Design using always block.
Always Block || Verilog lectures in Telugu - 233:13Always Block || Verilog lectures in Telugu - 23
Always Block || Verilog lectures in Telugu - 23
Переглядів 2586 місяців тому
Know more about verilog always block.
Designing combinational & Sequential design using always block ||4:04Designing combinational & Sequential design using always block ||
Designing combinational & Sequential design using always block ||
Переглядів 1916 місяців тому
Combinational & Sequential designs using always block with examples.
Concatenation & Replication Operators ||Verilog lectures in Telugu - 223:13Concatenation & Replication Operators ||Verilog lectures in Telugu - 22
Concatenation & Replication Operators ||Verilog lectures in Telugu - 22
Переглядів 2276 місяців тому
Learn about Concatenation & Replication Operators in this video.
Operators || Verilog lectures in Telugu - 219:33Operators || Verilog lectures in Telugu - 21
Operators || Verilog lectures in Telugu - 21
Переглядів 2586 місяців тому
Different operators in Verilog.
Assign statements || Verilog lectures in Telugu - 203:13Assign statements || Verilog lectures in Telugu - 20
Assign statements || Verilog lectures in Telugu - 20
Переглядів 2856 місяців тому
Assign statements || Verilog lectures in Telugu - 20
Module Instantiation - Methods || Verilog lectures in Telugu - 193:58Module Instantiation - Methods || Verilog lectures in Telugu - 19
Module Instantiation - Methods || Verilog lectures in Telugu - 19
Переглядів 3116 місяців тому
Module Instantiation - Methods || Verilog lectures in Telugu - 19
Ports & It's types || Verilog lectures in Telugu - 183:58Ports & It's types || Verilog lectures in Telugu - 18
Ports & It's types || Verilog lectures in Telugu - 18
Переглядів 2146 місяців тому
Ports & It's types || Verilog lectures in Telugu - 18
Module & It's purpose || Verilog lectures in Telugu - 179:15Module & It's purpose || Verilog lectures in Telugu - 17
Module & It's purpose || Verilog lectures in Telugu - 17
Переглядів 2936 місяців тому
Module & It's purpose || Verilog lectures in Telugu - 17
Memories in Verilog || Verilog lectures in Telugu - 163:58Memories in Verilog || Verilog lectures in Telugu - 16
Memories in Verilog || Verilog lectures in Telugu - 16
Переглядів 2006 місяців тому
Memories in Verilog || Verilog lectures in Telugu - 16
Arrays & Array assignment || Verilog lectures in Telugu - 154:56Arrays & Array assignment || Verilog lectures in Telugu - 15
Arrays & Array assignment || Verilog lectures in Telugu - 15
Переглядів 2396 місяців тому
Arrays & Array assignment || Verilog lectures in Telugu - 15
Bit-Select & Part-Select | Verilog lectures in Telugu - 144:56Bit-Select & Part-Select | Verilog lectures in Telugu - 14
Bit-Select & Part-Select | Verilog lectures in Telugu - 14
Переглядів 2326 місяців тому
Bit-Select & Part-Select | Verilog lectures in Telugu - 14
Scalar & Vector | Verilog lectures in Telugu - 134:56Scalar & Vector | Verilog lectures in Telugu - 13
Scalar & Vector | Verilog lectures in Telugu - 13
Переглядів 3056 місяців тому
Scalar & Vector | Verilog lectures in Telugu - 13
Examples for Data-Types || Verilog lectures in Telugu - 125:10Examples for Data-Types || Verilog lectures in Telugu - 12
Examples for Data-Types || Verilog lectures in Telugu - 12
Переглядів 2656 місяців тому
Examples for Data-Types || Verilog lectures in Telugu - 12
Integer, real, time, real time|| Verilog lectures in Telugu - 115:10Integer, real, time, real time|| Verilog lectures in Telugu - 11
Integer, real, time, real time|| Verilog lectures in Telugu - 11
Переглядів 2956 місяців тому
Integer, real, time, real time|| Verilog lectures in Telugu - 11
Identifiers & Keywords || Verilog lectures in Telugu - 75:10Identifiers & Keywords || Verilog lectures in Telugu - 7
Identifiers & Keywords || Verilog lectures in Telugu - 7
Переглядів 4226 місяців тому
Identifiers & Keywords || Verilog lectures in Telugu - 7
Wire | Datatypes || Verilog lectures in Telugu - 96:18Wire | Datatypes || Verilog lectures in Telugu - 9
Wire | Datatypes || Verilog lectures in Telugu - 9
Переглядів 2936 місяців тому
Wire | Datatypes || Verilog lectures in Telugu - 9
Nets | Datatypes || Verilog lectures in Telugu - 94:22Nets | Datatypes || Verilog lectures in Telugu - 9
Nets | Datatypes || Verilog lectures in Telugu - 9
Переглядів 3046 місяців тому
Nets | Datatypes || Verilog lectures in Telugu - 9
Content of the variable & It's significance || Verilog lectures in Telugu - 86:02Content of the variable & It's significance || Verilog lectures in Telugu - 8
Content of the variable & It's significance || Verilog lectures in Telugu - 8
Переглядів 2896 місяців тому
Content of the variable & It's significance || Verilog lectures in Telugu - 8
Operators and Number Format || Verilog lectures in Telugu - 64:52Operators and Number Format || Verilog lectures in Telugu - 6
Operators and Number Format || Verilog lectures in Telugu - 6
Переглядів 5606 місяців тому
Operators and Number Format || Verilog lectures in Telugu - 6
Comments & White spaces || Verilog lectures in Telugu - 54:52Comments & White spaces || Verilog lectures in Telugu - 5
Comments & White spaces || Verilog lectures in Telugu - 5
Переглядів 7266 місяців тому
Comments & White spaces || Verilog lectures in Telugu - 5

КОМЕНТАРІ

  • @the_student_projects_
    @the_student_projects_ 14 годин тому

    ❤

  • @pavanchanal1480
    @pavanchanal1480 День тому

    Bro class lo sir cheppinattu cheppaku akkada artham kaka ne ikkadiki vacham😢😢😢

  • @user-yh6xb5ye7u
    @user-yh6xb5ye7u 2 дні тому

    Clear ga explaination ledu

  • @DevrajDevraj-qz6yh
    @DevrajDevraj-qz6yh 2 дні тому

    Anna starting table artham kaledu 😢

  • @Theflash9z
    @Theflash9z 3 дні тому

    Lowdala chepparu sir

  • @nagajagadeesh-g8y
    @nagajagadeesh-g8y 3 дні тому

    sir how do you apply KCL when current is zero🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔🤔😚😚

  • @nagajagadeesh-g8y
    @nagajagadeesh-g8y 3 дні тому

    how are you apply KCL ,when current is zero sir

  • @Kavala_banu
    @Kavala_banu 5 днів тому

    Naku.2 sum ardhum kaladhu anna

  • @Kavala_banu
    @Kavala_banu 5 днів тому

    T.q so much Anna video patte chala Baga ardamayyelaga chapparru I have tomorrow mid exam

  • @mogulojuabhinay6975
    @mogulojuabhinay6975 6 днів тому

    😂

  • @user-wm7qp4is8s
    @user-wm7qp4is8s 6 днів тому

    Ok bro baaga cheppav❤

  • @user-cr9jt2wo9h
    @user-cr9jt2wo9h 7 днів тому

    Nice anna keep some more videos

  • @Royalstar1-z6b
    @Royalstar1-z6b 7 днів тому

    Medam zero ela vastudo kunchum explain cheayandei please

  • @banothcharan5308
    @banothcharan5308 8 днів тому

    Nice explanation

  • @user-yh6xb5ye7u
    @user-yh6xb5ye7u 9 днів тому

    Sar (86-97) how we can solve this problem sar

  • @AllinOneVolgz
    @AllinOneVolgz 9 днів тому

    Copy vedios...don't confuse bro.... explain clearly

  • @PsvssrK-i9o
    @PsvssrK-i9o 10 днів тому

    Keka puttistannaru sir. Great

  • @user-wc9zz4up3l
    @user-wc9zz4up3l 12 днів тому

    Anna nuv cheppina process ni DIGITAL LOGIC DESIGN ki use cheyochuga like conversations

  • @machamadhu1486
    @machamadhu1486 12 днів тому

    You taken 6 as 3 3 as. O hw

  • @machamadhu1486
    @machamadhu1486 12 днів тому

    Tq sir ur explanation spr❤

  • @aadhya4079
    @aadhya4079 13 днів тому

    Analog layout complet subject and labs videos cheyandi me videos Baga explanation chestaru

  • @aadhya4079
    @aadhya4079 13 днів тому

    Hi bro meru vlsi lo job chestunara

  • @opgamers5164
    @opgamers5164 13 днів тому

    Thanks u

  • @Karthik-sw3tv
    @Karthik-sw3tv 16 днів тому

    bro please make videos for polytechnic students of ece branch

  • @bejagamsambasivarao5297
    @bejagamsambasivarao5297 17 днів тому

    Rac=5 rab= 30 rbc=15 video lo unna values wrong 😂

  • @Vinaybandi07
    @Vinaybandi07 19 днів тому

    Nice explanation anna❤

  • @nareshabhira8728
    @nareshabhira8728 19 днів тому

    Thanks

  • @SravanChintunnss
    @SravanChintunnss 20 днів тому

    Channel name is Telugu engineering but you are explaining in English😕

  • @sudhakarvelpuri5592
    @sudhakarvelpuri5592 20 днів тому

    videos last lo cut avvuthunay bro

  • @user-dv8df6ql6j
    @user-dv8df6ql6j 22 дні тому

    lets go and watch and clear all your doubts in 4min. thank you bro

  • @user-hz8jx3lr6k
    @user-hz8jx3lr6k 23 дні тому

    Increment operator and decrement operator explain cheyandi

  • @shashikalashashikala3089
    @shashikalashashikala3089 24 дні тому

    Tq u sir

  • @Ashok56347
    @Ashok56347 24 дні тому

    Sir can i watch the whole playlist for my btech 1st year 2nd sem regular exam is it useful pla reply sir😊😊😊

  • @SuryaKiran2251
    @SuryaKiran2251 25 днів тому

    Great explanation 🎉🎉❤

  • @SuryaKiran2251
    @SuryaKiran2251 25 днів тому

    Brother,telugu lo electronics and communication cheppandi , govt technical ga prepare ayyevallaki use avuthundhi

  • @varshakarani8966
    @varshakarani8966 28 днів тому

    Tq

  • @user-wo9oq8rg9v
    @user-wo9oq8rg9v 28 днів тому

    Sir can you please explain in xilinx software for your practical exams please 🙏🏻sir . Your teaching is very nice sir

  • @RamyaNanubothu
    @RamyaNanubothu 29 днів тому

    If we take s0=0,s1=1,s2=0,s3=0 what is out put sir in 16:1mux

  • @AKSHITHAPANDILLAPALLI
    @AKSHITHAPANDILLAPALLI Місяць тому

    Hoiii mowaaa 🎉

    • @teluguengineering5768
      @teluguengineering5768 Місяць тому

      Evariki mowa ? Evaru mowa… give respect & take knowledge ! 🤨

  • @user-ho5kd7dv4e
    @user-ho5kd7dv4e Місяць тому

    Mam if sum is equal to 9 if carry generated then we have to add 6 in that case or not

  • @Leo_naidu
    @Leo_naidu Місяць тому

    Very clear

  • @Manjusree-kj8vq
    @Manjusree-kj8vq Місяць тому

    Ma devudu nuvvenayya Ma kosam puttavayya 🔥🔥

  • @TeluguTruckGaming.0412
    @TeluguTruckGaming.0412 Місяць тому

    Bad😂 explanation 😂😂😂

  • @user-yp5oo8ey8e
    @user-yp5oo8ey8e Місяць тому

    P channel e mosfet same vuntadaaa n channel ki

  • @ravulapalli7294
    @ravulapalli7294 Місяць тому

    Super sir

  • @TejaswiniGajulapalli
    @TejaswiniGajulapalli Місяць тому

    I’ve been watching all your videos on verilog, I’m excited to ask you about system verilog lectures , how can I contact you??

  • @TejaswiniGajulapalli
    @TejaswiniGajulapalli Місяць тому

    How can I contact you ?

  • @TejaswiniGajulapalli
    @TejaswiniGajulapalli Місяць тому

    bruh!!!!! okasari reply evvara, system verilog telugu lo explain cheyyagalara? elage neat and clean ga

  • @TejaswiniGajulapalli
    @TejaswiniGajulapalli Місяць тому

    system verilog meedha kuda videos chesthey, students ki use ayithadhi andi

  • @harshireddy8025
    @harshireddy8025 Місяць тому

    Each video will be cut at the end of the part please upload full video